カスコード型CMOSトランジスタの利得について

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カスコード型CMOSトランジスタの利得について

NNNさん
質問日時: 2019/10/19 12:54

一般的なソース接地増幅回路は電流の1/2乗に反比例して利得が低下すると学びました。
教科書には、A0(利得)=-gm・Rout
で、相互コンダクタンスはgm=(2βI)^(1/2)で電流の1/2乗に比例
Rout=r0 は電流に反比例
上記の掛け算なので、利得は電流の1/2乗に反比例するとのことです。

次にこれをカスコード構造にして、ゲート接地とソース接地の縦積構造にします。
同様に計算すると、利得は電流に反比例すると得られました。

しかし、シミュレーションや実測ではドレイン電流の増加に伴い、利得も増加します。
計算とは逆の結果になりましたが、私の導出方法が間違ってるのでしょうか。

よろしくお願いいたします。

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